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集成電路芯片測試技術(shù)方法

半導(dǎo)體生產(chǎn)流程由晶圓制造,晶圓測試,芯片封裝和封裝后測試組成,晶圓制造和芯片封裝討論較多,而測試環(huán)節(jié)的相關(guān)知識經(jīng)常被邊緣化,下面集中介紹集成電路芯片測試的相關(guān)內(nèi)容,主要集中在WAT,CP和FT三個環(huán)節(jié)。



圖1 集成電路設(shè)計、制造、封裝流程示意圖


WAT(Wafer Acceptance Test)測試,也叫PCM(Process Control Monitoring),對Wafer 劃片槽(Scribe Line)測試鍵(Test Key)的測試,通過電性參數(shù)來監(jiān)控各步工藝是否正常和穩(wěn)定,例如CMOS的電容,電阻, Contact,metal Line 等,一般在wafer完成制程前,是Wafer從Fab廠出貨到封測廠的依據(jù),測試方法是用Probe Card扎在Test Key的metal Pad上,Probe Card另一端接在WAT測試機臺上,由WAT Recipe自動控制測試位置和內(nèi)容,測完某條Test Key后,Probe Card會自動移到下一條Test Key,直到整片Wafer測試完成。 WAT測試有問題,超過SPEC,一般對應(yīng)Fab各個Module制程工藝或者機臺Shift,例如Litho OVL異常,ETCH CD 偏小,PVD TK偏大等等。WAT有嚴重問題的Wafer會直接報廢。



圖2 Test Key示意圖




圖3 WAT Probe Card 示意圖


圖4 WAT data chart


CP(Circuit Probing)也叫“Wafer Probe”或者“Die Sort”,是對整片Wafer的每個Die的基本器件參數(shù)進行測試,例如Vt(閾值電壓),Rdson(導(dǎo)通電阻),BVdss(源漏擊穿電壓),Igss(柵源漏電流),Idss(漏源漏電流)等,把壞的Die挑出來,會用墨點(Ink)標記,可以減少封裝和測試的成本,CP pass才會封裝,一般測試機臺的電壓和功率不高,CP是對Wafer的Die進行測試,檢查Fab廠制造的工藝水平。



圖5 黑點為ink



圖6 CP Bin Map示意圖


CP測試程序和測試方法優(yōu)化是Test Engineer努力的方向,下面介紹幾種降低CP測試成本的方法。


1.同一個Probe Card可以同時測多個Die,如何排列可以減少測試時間?假設(shè)Probe Card可以同時測6個Die,那么是2×3排列還是3×2,或者1×6,都會對扎針次數(shù)產(chǎn)生影響,不同的走針方向,也會產(chǎn)生Test時間問題。

圖7 不同走向示意圖



2.隨著晶圓尺寸越來越大,晶圓上的Die越來越多,很多公司CP Test會采用抽樣檢查(Sampling Test)的方式來減少測試時間,至于如何抽樣,涉及不同的Test Recipe,一些大數(shù)據(jù)實時監(jiān)控軟件可以在測試的同時按照一定算法控制走針方向,例如抽測到一個Die失效后,Probe Card會自動圍繞這個Die周圍一圈測試,直到測試沒有問題,再進行下一個Die的抽測,這種方法可以明顯縮短測試時間。



圖8 full map 與 sample test示意圖


FT(final test)是對封裝好的Chip進行Device應(yīng)用方面的測試,把壞的chip挑出來,F(xiàn)T pass后還會進行process qual和product qual,F(xiàn)T是對package進行測試,檢查封裝造廠的工藝水平。FT的良率一般都不錯,但由于FT測試比CP包含更多的項目,也會遇到Low Yield問題,而且這種情況比較復(fù)雜,一般很難找到root cause。廣義上的FT也稱為ATE(Automatic Test Equipment),一般情況下,ATE通過后可以出貨給客戶,但對于要求比較高的公司或產(chǎn)品,F(xiàn)T測試通過之后,還有SLT(System Level Test)測試,也稱為Bench Test。SLT測試比ATE測試更嚴格,一般是Function的Test,測試具體模塊的功能是否正常,當然SLT更耗時間,一般采取抽樣的方式測試。



圖9 FT tester 示意圖


小結(jié)一下,WAT是在晶圓制造過程中進行的測試,通過對Die與Die之間Scribe Line的Test Key電學(xué)性能的測試,來監(jiān)控Fab制程的穩(wěn)定性;CP測試是制造完成后,封測之前進行的電學(xué)測試,把壞的Die標記出來,減少封裝的成本;FT是Die切割,打磨,封裝后進行器件功能性的測試,可以評價封測廠的封裝水平,只有所有的測試都通過后,才可以應(yīng)用到產(chǎn)品上。


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