PCIe官方組織PCI-SIG協(xié)會(huì)在2020年2月27日發(fā)布了PCIe Gen5的首版Phy Test Spec規(guī)范V0.3，其中列舉了PCIe Gen5的System和Addin Card物理層測(cè)試所需的測(cè)試項(xiàng)，特別需要強(qiáng)調(diào)的是，規(guī)范明確指出PCIe Gen5 System發(fā)送端測(cè)試將不再使用雙端口（Dual-port）的方式進(jìn)行，不再需要將data和clock同時(shí)接入示波器進(jìn)行測(cè)試！
規(guī)范原文: “Dual-port method wher clock and data is captured simultaneously will no longer be supported for 32GT/s.”
這就意味著，PCIe Gen5測(cè)試只需要將數(shù)據(jù)單獨(dú)接入示波器進(jìn)行測(cè)試，只需要用到兩個(gè)高帶寬通道即可，而不是像某儀器廠商臆測(cè)并大肆宣傳的那樣必須使用4通道50GHz示波器才能進(jìn)行Gen5測(cè)試！這對(duì)廣大PCIe5設(shè)計(jì)者來(lái)說(shuō)無(wú)疑是一個(gè)福音，升級(jí)設(shè)備所需預(yù)算大幅降低，Gen5測(cè)試變得觸手可及。
什么叫Dual-port測(cè)試方法?
這種測(cè)試方法最早提出是在PCIe Gen2。為了測(cè)試System而專門引入的 - Addin Card則一直都只需要采集Data即可。Dual-Port測(cè)試的時(shí)候需要將數(shù)據(jù)和時(shí)鐘同時(shí)引入示波器中，然后用Intel提供的測(cè)試工具Sigtest進(jìn)行分析，得到最終測(cè)試結(jié)果。
Sigtest使用規(guī)范要求的最小/最大的鎖相環(huán)帶寬&Peaking , 將100MHz Clock倍頻到與Data同速率（如5GHz/8GHz/16GHz），然后應(yīng)用不同的相位對(duì)齊參數(shù)將Data對(duì)齊倍頻后的Clock，計(jì)算出所有這些組合里最惡劣的眼圖和抖動(dòng)指標(biāo)。
Dual-Port在最新Gen5中被移除?
PCIe Gen2引入Dual-Port測(cè)量方法在當(dāng)時(shí)是有其現(xiàn)實(shí)意義的，這種測(cè)試也延續(xù)到了Gen3和Gen4，但隨著技術(shù)的發(fā)展，這種設(shè)計(jì)在Gen5已經(jīng)不再有價(jià)值，因此在最新的Gen5 Phy Test Spec中被移除。規(guī)范做出這個(gè)決定是經(jīng)過(guò)討論研究后慎重決定的，我們挑其中的兩點(diǎn)原因來(lái)簡(jiǎn)單談?wù)?
1、PCIe Gen2 CDR能力有限，對(duì)于33KHz-2MHz范圍內(nèi)的低頻抖動(dòng) (典型例子就是SSC擴(kuò)頻時(shí)鐘)的抑制能力很弱。對(duì)于帶SSC的System待測(cè)物，需要將數(shù)據(jù)和時(shí)鐘同時(shí)捕獲、互相參考才能得到準(zhǔn)確的測(cè)量結(jié)果。而到了Gen5，無(wú)論是Common Clock還是SRIS架構(gòu)都可以很好的抑制低頻抖動(dòng)，不再需要參考System提供的100MHz時(shí)鐘。
2、PCIe2 Gen2的時(shí)鐘規(guī)范是很寬松的，其抖動(dòng)有效值小于3.1ps即可。如果System提供的100MHz參考時(shí)鐘較差，數(shù)據(jù)參考時(shí)鐘后測(cè)出的眼圖和抖動(dòng)也會(huì)較差，因此在評(píng)估Data信號(hào)質(zhì)量時(shí)同時(shí)采集并對(duì)齊100MHz參考時(shí)鐘就很有必要。而到了Gen5，對(duì)Clock的品質(zhì)要求大大提高，時(shí)鐘抖動(dòng)有效值要求低至0.15ps，近乎理想時(shí)鐘。數(shù)據(jù)眼圖和抖動(dòng)測(cè)量時(shí)使用參考時(shí)鐘或使用軟件算法時(shí)鐘已經(jīng)沒(méi)有什么區(qū)別了，只需對(duì)時(shí)鐘進(jìn)行單獨(dú)的測(cè)量以確保其品質(zhì)就可以了。
除了只需要兩通道就可以測(cè)量PCIe5這一大好消息之外，V0.3版PCIe Phy Test Spec 還明確列舉了Gen5的測(cè)試項(xiàng)，這些測(cè)量項(xiàng)的定義和Gen4相比沒(méi)有什么大的改變。
Electrical Compliance, Preset, Transmitter / Receiver Lin Equalization, 以及Addin Card專屬的Pulse Width, Initial TxEQ, PLL Bandwidth等測(cè)量項(xiàng)都在Gen5里繼承下來(lái)了。
規(guī)范中還提到了一些新的變化，比如AC based Preset測(cè)試方法，將取代Gen1-4所使用的DC based測(cè)量方法；新的System/Addin Card接收機(jī)校準(zhǔn)流程后續(xù)將會(huì)推出, Gen5測(cè)試夾具的詳細(xì)規(guī)格指標(biāo)后續(xù)將會(huì)推出。
泰克PCIe物理層規(guī)范測(cè)試方案
泰克科技擁有業(yè)內(nèi)完備的PCIe物理層規(guī)范測(cè)試方案，一直是行業(yè)內(nèi)的佼佼者。早在2019上半年，泰克專家Dan Froelich曾在TIF和開放實(shí)驗(yàn)室系列活動(dòng)中，已經(jīng)為中國(guó)廣大的客戶普及了PCIe Gen5測(cè)試的概念和初步方法。
泰克科技公司旨在緊隨PCIe技術(shù)發(fā)展的進(jìn)程，同步發(fā)布相關(guān)的測(cè)試方案，力求為客戶提供正確、及時(shí)的測(cè)試測(cè)量手段，確保順利進(jìn)行PCIe一致性測(cè)試及調(diào)試。
注：Dan Froelich和David Bouse曾是Intel在PCI-SIG的重要代表，Dan Froelich是PCI-SIG 測(cè)試規(guī)范制定工作組Serial Enabling Workgroup 前主席, David Bouse是PCIe Gen4 PHY Test Spec的第一作者。
